Стремительно увеличивающаяся интеграция ИС, появление новых концепций проектирования на кристалле требует всё более развитых средств разработки.
В настоящее время существует достаточно большое число средств по автоматизации процесса разработки. Каждое такое приложение имеет свои подходы к процессу разработки, свои достоинства и недостатки в реализации этих подходов.
Одним из наиболее продуктивных способов проектирования аппаратного обеспечения является описание его функционирования на языке VHDL. Применение данного языка позволяет проводить моделирование алгоритмов работы устройств ещё на этапе разработки, а также осуществлять программный синтез для ПЛИС или заказных СБИС.
Существование большого количества систем разработки аппаратного обеспечения с использованием языка VHDL (PeakVHDL фирмы PeakVHDL, Active-CAD фирмы Aldec, Max+PlusII фирмы Altera, Renoir и ModelSim фирмы Mentor Graphics и др.) подтверждает этот факт.
Однако все известные отладочные системы существенно отстают в первую очередь от более развитых сред отладки программного обеспечения (Delphi, Visual Studio и др.). Кроме этого имеются ограничения в средствах отладки, моделирования и тестирования.
Проблему отсутствия развитых средств разработки совместного аппаратного и программного обеспечения решает интегрированная среда IEESD-2000.
Для реализации возможности создания, моделирования и отладки описаний на языке VHDL предназначена модель псевдопроцессора (VHDCPU). Во множество инструкций этой машины вошли команды для исполнения алгоритма работы цифровых устройств: арифметические операции, операции работы с памятью, различные команды переходы, вызов подпрограмм, обработка корректности вычислений (переполнение, выход за границу диапазона), работа с очередью событий.
Для компиляции VHDL - описания был разработан специализированный компилятор в код VHDCPU. В качестве средства разбора текстов был использован универсальный синтаксический анализатор, разработанный в Гомельском госуниверситете. Для его использования было создано описание языка VHDL в виде правил БНФ, адаптированного для разбора текста.
Для симуляции работы устройств, представленных в виде VHDL-описаний была расширена система моделирования (введена delta величина для событий системы) для пошаговой отладки по исходным текстам описания.
Для анализа результатов моделирования VHDL-описания доступны все средства анализа системы: окно просмотра временных диаграмм, истории значений контактов, дампов памяти, отладка по исходным текстам, а также исполнение с учётом точек останова, пошаговая отладка, окна просмотра переменных. Возможна повторная отладка на исходным текстам по трассе значений без моделирования, режим BackStep (с откатом последней выполненной команды).
Кроме этого, по-прежнему доступно смешанное моделирование: поведение работы устройства может быть представлено в виде схемы (устройств и связей между ними), моделями высокоуровневых компонент (написанных на языках программирования высокого уровня), а также в виде VHDL-описания. Доступны все средства автоматического и интерактивного тестирования и автоматическая генерация VHDL-описания для схем и высокоуровневых компонент.